一、課題綜述及研究意義 隨著社會的發展，各種競賽比賽日益增多，搶答器以它的方便快捷、直觀反映首先取得發言權的選手等優點，深受比賽各方的辛睞，市場前景一片大好。另一方面隨著電子科技的發展，搶答器的功能以及實現方式也越來越多，產品的可靠性以及準確性也越來越強。能夠實現多路搶答器功能的方式有很多種，主要包括前期的數字電路、模擬電路以及數字電路與模擬電路組合的方式，但是這種方式制作過程比較復雜，并且可靠性準確性不高，研發周期也比較長。 目前對于搶答器的功能描述，如涵蓋搶答器、選手答題計時、限時搶答以及犯規組號搶答器具有搶答自鎖，暫停復位、電子音樂報聲、燈光指示、自動定時等功能，還有工作模式的切換和時間設定，對于這些隨著科學技術的發展，肯定還要得到進一步的改進。發展趨勢一般都要趨向于智能化，并且設計更加合理化。 通過搶答器的使用，可以在各類比賽中特別是搶答環節，直觀明了的看出是哪一組搶到了題目，比起通過肉眼來判斷，更加的精確，同時也少了不必要的紛爭，使得比賽更加的公平、公開、公正。 搶答器的這些優點使得它在比賽中得以廣泛的應用。搶答器經過發展從最初的只有幾個三極管、可控硅、發光管等組成， 能通過發光管的指示辨認出選手號碼；到現在使用高速處理芯片和集成數字電路；從起初單片機到現在的ARM和FPGA，技術手段進一步成熟，同時技術的發展也為搶答器增加了很多更加貼近比賽的新功能，如選手號碼顯示、倒計時、選手得分顯示等等。這類搶答器制作并不復雜，但是準確度和可靠性都比較可觀，并且易于安裝和維護。
二、課題擬采取的研究方法和技術路線www.628tf.com 課題研究方法： 1.收集相關資料，并進行篩選和分類，對選定的資料進行研究分析，擬出基本設計方案。 2.對基本設計方案進行分析論證，根據具體工藝要求及控制功能、參數要求，進行修改和補充，從而確定設計方案。 3.根據總體方案設計系統，并完成軟件編譯和仿真調試。
課題技術路線：本課題主要設計采用FPGA作為控制系統，采用verilog硬件描述語言設計系統，實現八路搶答器的功能設計技術路線如下： 1.以FPGA為控制核心，設計八路搶答系統。 2. 用Verilog語言設計并實現功能。 3.合理選擇控制方案，實現需要的功能。
三、主要參考文獻 [1] 夏宇聞.Verilog數字系統設計教程（第二版）[M].北京航空航天大學出版社，2008. [2] 謝友寶.大型綜合性創新實驗設計研究[Ｊ].實驗室研究與探索,2005,24(12):16-19. [3] 康華光.電子技術基礎模擬部分（第四版）[M].高等教育出版社，2006. [4] 郭來功.基于FPGA的串行接口時鐘電路的設計[J].現代電子技術，2007，（18）：42-43. [5] 李端 張景穎 李躍卿 卜旭輝 王成碩. VHDL與數字電路設計[J]. 電氣開關 2005(02)． [6] 劉開緒.數字式搶答器的設計與實現[J].電子工程師.2005（9）69-71． [7] 王傳新.FPGA設計基礎[M].高等教育出版社,2007. [8] 程云長 王莉莉 陳立力.可編程邏輯器件與VHDL語言[M].科學出版社,2005. [9] 李洪偉 袁斯華.基于QuartusⅡ的FPGA/CPLD設計[M].電子工業出版社，2006. [10] 張洪潤 張亞凡.FPGA/CPLD應用設計200例[M].北京航空航天大學出版社，2009. [11] 江國強.EDA技術與應用[M].電子工業出版社,2006. [12] 胡丹.基于VHDL的智力競賽搶答器的設計與實現[J].現代機械,2007,(3):54-55. [13] 付青青,吳愛平.基于FPGA的多路搶答器設計[J].現代機械,2008(6):37-38. [14] 張占鋒.基于FPGA智力競賽搶答器的設計[J].大眾科技,2008(12):43-44. [15] 高曙光.可編程邏輯器件[M].西安:西安電子科技大學出版社,2002. [16] 閻 石.數字電子技術基礎[M].北京:高等教育出版社,1999. [17] A. Marquardt, V. Betz, and J. Rose, “Timing-driven placement for FPGA’s in ACM/SIGDA Int. Conf. FPGA’s (FPGA00), 2000, pp. 203–213.
二、畢業設計（論文）工作實施計劃 （一）畢業設計（論文）的理論分析與軟硬件要求及其應達到的水平與結果 理論分析： 對所設計電路從方案的篩選論證，到技術路線的實施，到具體電路工作原理的細致分析，以及具體的電路元器件型號扶把確定與主要技術參數計算，都有清晰明確的思路。 軟件要求： 軟件設計：完成軟件流程圖繪制，編寫并提供部分功能程序清單，并對其進行模擬仿真調試。
（二）畢業設計（論文）工作進度與安排 起訖日期 工 作 內 容 和 要 求 備 注 03.20-03.31 查找資料，確定設計課題，完成開題工作 04.01-04.09 確定搶答器的基本功能 04.10-04.12 增加倒計時以及加減分數功能 04.13-04.15 學會verilog語言的簡單使用 04.16-04.19 練習操作verilog語言 04.20-04.22 查閱外文參考文獻，翻譯一篇外文 04.23-04.26 設計verilog系統 模塊進行功能分析 04.27-04.30 開始編寫系統，編寫初始化部分 05.01-05.04 完成系統加減分及倒計時功能的設計 05.05-05.07 設計數碼管顯示，實現分數顯示功能 05.08-05.11 對整個系統設計進行完善，檢查語法 05.12-05.14 進行系統完整的編譯 05.15-05.18 編譯后問題的解決 05.19-05.21 完成編譯后，使用軟件進行功能仿真 05.22-05.25 完善論文部分，完成格式修改。 05.26-05.28 論文查重，準備答辯 |
